LAE5UM-25F-7BG381E LA-ECP5 Field Programmable Gate Array (FPGA) IC 197 1032192 24000 381-FBGA

HCPL-2611-020E Optoisolador de saída lógica 10MBd Schottky Clamped 5000Vrms 15kV/μs

Características doLAE5UM-25F-7BG381E

* Maior densidade lógica para maior integração do sistema
 * 12K a 44K LUT
 * 197 a 203 E/S programáveis pelo utilizador
* SERDES embutidos
 * 270 Mb/s, até 3,2 Gb/s, interface SERDES (ECP5UM Automotive)
 * Suporta o eDP em RDR (1,62 Gb/s) e HDR(2,7 Gb/s)
 * Até quatro canais por dispositivo: PCI Express, Ethernet (1GbE, XAUI e SGMII) e CPRI
* sysDSPTM
 * Arquitetura de fatias totalmente em cascata
 * 12 a 160 fatias para um elevado desempenho multiplicar e acumular
 * Operações ALU de 54 bits poderosas
 * Divisão temporal Multiplexagem MAC Partilha
 * Arredondamento e truncamento
 * Cada fatia suporta
 * Metade de 36 x 36, duas de 18 x 18 ou quatro multiplicadores de 9 x 9
 * Operações avançadas 18 x 36 MAC e 18 x 18 Multiplicar- Multiplicar- Acumular (MMAC)
* Recursos de memória flexíveis
 * Até 1,944 Mb de RAM de bloco incorporado sysMEMTM (EBR)
 * 194K a 351K bits de RAM distribuída
* sysCLOCK PLLs e DLLs analógicos
 * Quatro DLL e quatro PLL em LAE5-45; dois DLL e dois PLL em LAE5-25 e LAE5-12
* Fonte pré-projetada I/O síncrona
* Registros DDR em células de E/S
 * Funcionalidade de nivelação de leitura/escritura dedicada
 * Lógica de engrenagem dedicada
 * Fonte de apoio a normas síncronas
 * ADC/ DAC, 7:1 LVDS, XGMII
 * Dispositivos ADC/ DAC de alta velocidade
 * Suporte de memória DDR2/DDR3 e LPDDR2/LPDDR3 dedicado com lógica DQS, até 800 Mb/s de taxa de dados
* SysI/OTM Buffer Programável Suporta Wide
Interfaces
 * Terminação no chip
 * LVTTL e LVCMOS 33/ 25/18/15/12
 * SSTL 18/15 I, II
 * HSUL12
 * LVDS, Bus-LVDS, LVPECL, RSDS, MLVDS
 * subLVDS e SLVS, interfaces de entrada MIPI D-PHY
* Configuração do dispositivo flexível
 * Banco partilhado para configuração de E/S
 * Interface flash de arranque SPI
 * Suporte de imagens de arranque duplo
 * SPI escravo
 * TransFRTM I/ O para atualizações de campo simples
* Apoio à mitigação da perturbação de um único evento (SEU)
 * Detecção de erro suave Embedded hard macro
 * Correcção de erros suaves  Sem interromper a operação do utilizador
 * Injecção de erro suave Emula o evento SEU para depurar o tratamento de erros do sistema
* Suporte a nível do sistema
 * Compatível com o IEEE 1149.1 e com o IEEE 1532.
 * Reveal Logic Analyzer
 * Oscilador em chip para inicialização e uso geral
 * 1.1 V de alimentação do núcleo

Descrições deLAE5UM-25F-7BG381E

A família de dispositivos FPGA ECP5 Automotive é otimizada para oferecer recursos de alto desempenho, como
Uma arquitetura DSP melhorada, SERDES de alta velocidade e interfaces síncronas de fonte de alta velocidade num sistema de
tecido FPGA económico.

Classificações ambientais e de exportação deLAE5UM-25F-7BG381E